Design and realisation of Low leakage 1-bit CMOS based Full Adder Cells for Mobile Applications
برای اکثر مقیاس های ابزار های cmos (مثلا 180nm) اتلاف توان نشتی برای طراحان مدارات VLSI یک مساله مهم شده است.با مقیاس بندی شدن تکنولوژی در رژیم های نانومتری توان اتلافی نشتی ومصونیت نویز استاندارد های مهمی در مقایسه با توان اکتیو، تاخیر و مساحت می باشند.در این پروژه سلول تمام جمع کننده با نشتی پایین برای ادوات سیار طراحی شده است. در سالیان اخیر نمونه های مختلفی از گیت های منطقی مختلف برای پیاده سازی سلول جمع کننده یک بیتی مطرح شده است بنابراین یک روش جدید اندازه گذاری برای سلول جمع کننده یک بیتی برای مشخص کردن اندازه بهینه ترانزیستور خواب که توان اتلافی نشتی را کاهش می دهد مطرح شد.جمع کننده ها قلب مدارات محاسباتی و بسیاری از مدارات ریاضیاتی پیچیده ای که بر اساس جمع کار می کنند هستند. در سالیان اخیر نمونه های گوناگونی از طراحی گیت های منطقی برای پیاده سازی سلول جمع کننده یک بیتی مطرح شدند. هدف این طراحی ها معمولا کاهش توان مصرفی و و افزایش سرعت بوده است.
برای ادوات سیار طراحان مجبورند با مشخصه توان نشتی بسیار پایین کار کنند تا عمر باتری و هزینه پکیج ها مقرون به صرفه باشد. نگرانی طراحان برای سطح جرای نشتی ربطی به اطمینان از عملکرد صحیح مدار ندارد اما با کمینه کردن توان اتلافی مرتبط است.
از لینک زیر مقاله Design and realisation of Low leakage 1-bit CMOS based Full Adder Cells for Mobile Applications به همراه گزارش و فایل شبیه سازی hspice انرا میتوانید دریافت نمایید .
دیدگاهتان را بنویسید