Redesigned CMOS (4; 2) compressor for fast binary multipliers

از لینک زیر میتوانید مقاله Redesigned CMOS (4; 2) compressor for fast binary multipliers همراه با فایل شبیه سازی hspice آنرا خریداری کنید . 66000 تومان – خرید نهایی کردن خرید مورد به سبد خرید اضافه شد دامپ مودم ASUS DSL-N10E مودم (روتر) های ADSL هم همانند دستگاه های الکترونیکی دیگر از یک نرم افزار پایه و اساس برای انجام وظایف... بیشتر فایل بایوس و IO و بردویو لپ تاپ x556uj rev 2.0 asus از...

Low Voltage, Double-Edge-Triggered Flip Flop

Double-edge-triggered flip flops (DETFFs) are recognized as power-saving flip flops. We study the same from a low voltage perspective [1-1.5V]. We combine a medium-to-high voltage, plain-MOS-style DETFF technique with a clock-skew technique to derive a new DETFF that is suited to low voltages. Speedwise, our result outperforms existing static DETFFs convincingly in the low voltage range. Powerwise, our flip flop beats others for dynamic input in the lower half of the same range.The dynamic counterpart of our static circuit also...

Designing Dynamic Carry Skip Adders: Analysis and Comparison

Carry Skip Adders جمع کردن یکی از عملکردهای مهم درتمام سیستم های پردازش دیتا در دنیا می باشد.به دلیل اهمیت ومعروفیت جمع در سالهای قبل آلگوریتم های جمع و پیاده سازی مدارهای متناظر مناسب مورد توجه بوده است.در این مقاله جمع گر با چهار روش پیاده سازی می شود که عبارتند از: دومینوی استاندارد دومینوی بی پا هایبرید D3L جمعگرهای 8,16,32و64 بیتی بر مبنای دومینوی بی پا و D3L درپردازشگر ST میکروالکترونیک 45 نانو متر , 1ولت ودرD3L از روش هایبریدی جدید...

Polynomial metamodel based fast optimization of nano-CMOS oscillator circuits

Modern consumer electronics are designed as analog/mixed-signal systems-on-chip (AMS-SoCs). In an AMS-SoC, the analog and mixed-signal portions have not received systematic attention due to their complex nature and the fact that their optimization and simulation consume significant portions of the design cycle time. This paper presents a new approach to reduce the design cycle time by combining accurate polynomial metamodels and optimization algorithms. The approach relies on a mathematical representation (metamodel or surrogate model) of AMS-SoC subsystems/components. Polynomial metamodels are...

Low Power 3-2 and 4-2 Adder Compressors Implemented Using ASTRAN

کمپرسور جمع کننده برای پیاده سازی مدارات محاسباتی مانند مالتی پلکسرها و واحدهای پردازش سیگنال دیجیتال بکار می روند . از لینک زیر میتوانید مقاله Low Power 3-2 and 4-2 Adder Compressors Implemented Using ASTRAN‚ همراه با گزارش فارسی ترجمه و فایل شبیه سازی hspice آنرا خریداری کنید . (بیشتر…)

Highly Robust and Sensitive Charge Transfer Sense Amplifier for Ultra Low Voltage DRAMs

از لینک زیر میتوانید مقاله Highly Robust and Sensitive Charge Transfer Sense Amplifier for Ultra Low Voltage DRAMs همراه با گزارش فارسی ترجمه و فایل شبیه سازی hspice آنرا خریداری کنید. این مقاله مربوط به ieee و چاپ شده در سال 2013 میباشد . DRAMs Author(s) Choongkeun Lee Yonsei Univ., 134 Shinchon-dong, Seodaemun-gu, Seoul, Korea Hongil Yoon Published in: Quality Electronic Design (ASQED), 2013 5th Asia Symposium on Date of Conference: 26-28 Aug. 2013 Page(s): 227 - 232 Print ISBN: 978-1-4799-1312-1 INSPEC Accession Number: 13886846 ...

Design of a Low-Voltage High-Speed CMOS Integer-M Frequency Divider in WSN Applications

از لینک زیر میتوانید مقاله Design of a Low-Voltage High-Speed CMOS Integer-M Frequency Divider in WSN Applications‚ همراه با گزارش فارسی ترجمه و فایل شبیه سازی hspice آنرا خریداری کنید . این مقاله مربوط به سال 2012 ieee میباشد که اطلاعات آن را در ادامه میتوانید مشاهده نمایید . چکیده Frequency Divider در این مقاله یک مقسم فرکانسی صحیح 5GHz CMOS ولتاژ پایین برای کاربردهای WSN که از 2403 تا 2480 تغییر می کند ، ارائه شده است . مقسم شامل دو...

LOW-POWER FLOATING BITLINE 8-T SRAM DESIGN WITH WRITE ASSISTANT CIRCUITS

از لینک زیر میتوانید مقاله LOW-POWER FLOATING BITLINE 8-T SRAM DESIGN WITH WRITE ASSISTANT CIRCUITS همراه با فایل شبیه سازی hspice آنرا خریداری کنید . Low power Static RAM plays a key important role on SoC designs. In this paper, low-power floating bitline Read/Write scheme and Write assistant circuits are proposed. Read/Write replica circuits are also designed for wide-voltage range operations. A 32-Kb SRAM subarray is implemented in UMC 90 nm CMOS technology. It can operate at 1 GHz when Vdd...

Design of a novel low power 8-transistor 1-bit full adder cell

از لینک زیر میتوانید مقاله Design of a novel low power 8-transistor 1-bit full adder cell همراه با فایل شبیه سازی hspice و گزارش فارسی آنرا خریداری کنید . An addition is a fundamental arithmetic operation which is used extensively in many very large-scale integration (VLSI) systems such as application-specific digital signal processing (DSP) and microprocessors. An adder determines the overall performance of the circuits in most of those systems. In this paper we propose a novel 1-bit full adder cell...